Solved some typos, Verified the diacritics and spelling mistakes, ree…

.devcontainer/devcontainer.json

@@ -1,15 +1,11 @@
 {
  "name": "Vivado Slim Dev",
- // "build": { "dockerfile": "Dockerfile" },
  "image": "gitlab.cs.pub.ro:5050/ac/ac-public/vivado-slim:1.0.0",
  "runArgs": [
  "--rm",
  "--privileged"
  ],
- // "appPort": "2222:22",
  "mounts": ["type=bind,source=/dev,target=/dev"],
- //"otherPortsAttributes": {"requireLocalPort": "true", "elevateIfNeeded" : "true"},
- // "postStartCommand": "/usr/local/sbin/sshd",
  "customizations": {
  "vscode": {
  "extensions": [

.devcontainer/devcontainer_ubuntu.json

@@ -0,0 +1,20 @@
+{
+ "name": "Vivado Slim Dev",
+ "image": "gitlab.cs.pub.ro:5050/ac/ac-public/vivado-slim:1.0.0",
+ "runArgs": [
+ "--rm",
+ "--privileged"
+ ],
+ "mounts": ["type=bind,source=/dev,target=/dev", "type=bind,source=/tmp/.X11-unix,target=/tmp/.X11-unix"],
+ "containerEnv": {
+ "DISPLAY" : ":0.0" 
+ },
+ // run the command on host xhost +local:docker
+ "customizations": {
+ "vscode": {
+ "extensions": [
+ "mshr-h.veriloghdl"
+ ]
+ }
+ }
+}

.devcontainer/devcontainer_windows.json

@@ -0,0 +1,20 @@
+{
+ "name": "Vivado Slim Dev",
+ // "build": { "dockerfile": "Dockerfile" },
+ "image": "gitlab.cs.pub.ro:5050/ac/ac-public/vivado-slim:1.0.0",
+ "runArgs": [
+ "--rm",
+ "--privileged"
+ ],
+ // "appPort": "2222:22",
+ "mounts": ["type=bind,source=/dev,target=/dev"],
+ //"otherPortsAttributes": {"requireLocalPort": "true", "elevateIfNeeded" : "true"},
+ // "postStartCommand": "/usr/local/sbin/sshd",
+ "customizations": {
+ "vscode": {
+ "extensions": [
+ "mshr-h.veriloghdl"
+ ]
+ }
+ }
+}

.gitattributes

@@ -0,0 +1 @@
+* text=auto eol=lf

chapters/grading/grading.md

@@ -1,21 +1,21 @@
 # Notare
  - 50p examen final
  - 50p laborator
  - 10p activitate laborator (prezență si teste surpriză)
  - 10p Test circuite combinaționale
  - 10p Test circuite secvențiale
  - 20p Colocviu final calculator didactic
  - 10p Tema (bonus)
 
 ### Promovare:
  - Minim 25p Laborator
  - Minim 50p Total
 
-### Test circuite combinaționale
+### Test circuite combinaționale 
  - Materia necesară: laboratoarele 1,2 și 3
  - Durată: 60 de minute
  - Când: la începutul laboratorului 4
- - Strcutură: 3 exerciții practice de implementat în verilog
+ - Strcutură: 3 exerciții practice de implementat în verilog 
  - Locație: sala de laborator
  - Platformă: Calculator Laborator - Safe Exam Browser - Moodle - VPL
 
@@ -41,7 +41,7 @@
  - Durată: Întreg semestrul cu termen limită începutul ultimii săptămâni de laborator
  - Platformă: Moodle - VPL
  - Punctaj: Se va adăuga punctajului de laborator (nu se ia în considerare la punctajul minim)
- - Punctaj: Punctajul total de laborator se trunchează la 50 de puncte.
+ - Punctaj: Punctajul total de laborator se trunchiază la 50 de puncte.
 
 ### Examen Final (AB)
  - Platformă: Moodle - VPL/Quiz

chapters/guides/docker/linux/README.md

@@ -1,12 +1,13 @@
-# Utilizare imagine docker Linux
+# Utilizare imagine Docker Linux
 
 ## Cerințe necesare
-1. Sa aveti VSCode instalat
-2. Sa aveti un Desktop Environment sau un Window manager ce ruleaza cu X Server.
-3. Sa aveti Docker CE instalat (Atentie, nu docker desktop! O sa trebuiasca privileged execution pentru a forwarda folderul /dev iar acesta face acest lucru foarte enervant si dificil)
- - [Ubuntu/Fedora](https://docs.docker.com/engine/install/)
- - Arch: ```sudo pacman -S docker```
- * Daca aveti deja docker desktop instalat de pe AUR o sa va apara conflicte. Va apar frumos acolo pachetele conflictuale, e alegerea voastra what comes next.
+1. Să aveți VSCode instalat
+2. Să aveți un Desktop Environment sau un Window Manager ce rulează cu X Server.
+3. Asigurați-vă că aveți instalat Docker CE (Atenție, nu Docker Desktop! Va fi nevoie de execuție cu privilegii pentru a redirecționa folderul `/dev`, ceea ce complică și îngreunează procesul)
+ - [Ubuntu/Fedora](https://docs.docker.com/engine/install/)
+ - Arch: ```sudo pacman -S docker```
+ * Dacă aveți deja Docker Desktop instalat de pe AUR, o să vă apară conflicte. 
+ Vă apar pachetele conflictuale, e alegerea voastră ce pachete păstrați.
 
 ## Rulare
 
@@ -39,10 +40,12 @@ vivado
 ```
 
 ## Troubleshooting
-### Primesc eroare cand scriu in shell ```vivado```/nu apare GUI-ul
-Inainte de a rula urmatoarele solutii, **asigurati-va inainte ca .devcontainer/{sshd_config,Dockerfile,devcontainer.json} respecta cerintele de securitate impuse de voi**. Urmatoarea metoda o sa expuna un port la ssh pe un container privilegiat neparolat care are expus /dev-ul vostru. Asigurati-va ca nu exista posibilitatea ca o masina remote sa se poata conecta la acel port al vostru, sau modificati sshd_config-ul astfel incat sa respecte cerintele de securitate, sau schimbati parola de root (in dockerfile)
-#### Devcontainer fara GUI
-Va trebui sa editati devcontainer.json (aveti comentate deja liniile necesare, decomentati image) ca sa va apara in felul acesta:
+### Primesc eroare când scriu în shell ```vivado``` / nu apare GUI-ul
+Înainte de a rula următoarele soluții, **asigurați-vă că `.devcontainer/{sshd_config, Dockerfile, devcontainer.json}` respectă cerințele de securitate impuse de voi**. 
+Următoarea metodă o să expună un port la SSH pe un container privilegiat, neparolat, care are expus `/dev`-ul vostru. Asigurează-te că nu există posibilitatea ca o mașină remote să se poată conecta la acel port sau modifică `sshd_config`-ul astfel încât să respecte cerințele de securitate, sau schimbă parola de root (în Dockerfile).
+
+#### Devcontainer fără GUI
+Trebuie să editezi fișierul `devcontainer.json` (liniile necesare sunt deja comentate, decomentează `image`) pentru a-l aduce în următorul format:
 ```json
 {
  "name": "Vivado Slim Dev",
@@ -65,32 +68,40 @@ Va trebui sa editati devcontainer.json (aveti comentate deja liniile necesare, d
  }
 }
 ```
-Dupa apasati ```Ctrl+Shift+P``` si apasati pe ```Dev Containers: Rebuild and Reopen in Container```.
+După, apasă ```Ctrl+Shift+P``` și alege ```Dev Containers: Rebuild and Reopen in Container```.
 
-Pentru a putea accesa gui-ul deschideti un terminal (nu acela de pe vscode) si scrieti ```ssh -XY -p 2222 root@localhost```. Nu va trebui sa introduceti nicio parola. Puteti modifica portul cu ce doriti voi atata timp cat modificati acest lucru si in devcontainer.json la appPort.
+Pentru a putea accesa `GUI`-ul, deschide-ți un terminal (nu cel din VSCode) și scrie ```ssh -XY -p 2222 root@localhost```. 
+Nu ar trebui să introduci nicio parolă. 
+Poți modifica portul cu ce dorești tu, atât timp cât modifici acest lucru și în `devcontainer.json` la `appPort`.
 
-#### Setup manual de docker fara GUI
-In radacina proiectului computer-architecture executati
+#### Setup manual de Docker fără GUI
+În rădăcina proiectului `computer-architecture`, execută:
 ```
 cd .devcontainer
 docker build -t vivado-slim-sshx .
 cd ..
 docker run -it -v /dev:/dev -p 2222:22 -v $PWD:/workspaces/computer-architecture vivado-slim-sshx
 ```
 ### Am wayland. Ce fac?
-Va trebui sa faci [pasul asta](#primesc-eroare-cand-scriu-in-shell-vivadonu-apare-gui-ul).
+Va trebui să faci [pasul asta](#primesc-eroare-cand-scriu-in-shell-vivadonu-apare-gui-ul).
 
-Exista 2 optiuni rapide:
-1. Instaleaza Xwayland si urmeaza setup-ul/configurarea pentru DE-ul/WM-ul tau
-2. Instaleaxa Xephyr si foloseste comanda aceasta: ```Xephyr -br -ac -noreset -screen 1920x1080 :1```. Inlocuieste 1920x1080 cu rezolutia folosita de tine, o sa se deschida o fereastra. Dupa scrii ```DISPLAY=:1 ssh -X -p 2222 root@localhost```. Gui-ul de la vivado va aparea in fereastra de tocmai s-a deschis
+Există 2 opțiuni rapide:
+1. Instalează Xwayland și urmează setup-ul/configurarea pentru DE-ul/WM-ul tău.
+2. Instalează Xephyr și folosește comanda aceasta: ```Xephyr -br -ac -noreset -screen 1920x1080 :1```. 
+Înlocuiește `1920x1080` cu rezoluția folosită de tine, o să se deschidă o fereastră. 
+După, scrii ```DISPLAY=:1 ssh -X -p 2222 root@localhost```. 
+GUI-ul de la Vivado va apărea în noua fereastră deschisă.
+S-ar putea să fie nevoie și de un ```unset XDG_SEAT``` [în cazul în care nu toate inputurile tastaturii sau mouse-ului sunt luate în considerare](https://unix.stackexchange.com/questions/690782/mouse-and-keyboard-not-getting-captured-by-xephyr)
 
 Mai multe detalii [aici](https://www.dbts-analytics.com/notesxfwdgb.html)
 
-### Am ecran alb cand deschid cu wayland
-scrie in shell inainte sa executi vivado ```export _JAVA_AWT_WM_NONREPARENTING=1```. Sau decomenteaza linia din Dockerfile care da echo la aceasta linie in .bashrc
+### Am ecran alb când deschid cu Wayland
+Scrie în `shell`, înainte să execuți Vivado, ```export _JAVA_AWT_WM_NONREPARENTING=1```. 
+O altă variantă este să decommentezi linia din Dockerfile care dă `echo` la această linie în `.bashrc`.
 
 ### Stuck la deschiderea hardware managerului
-In terminalul din vscode scrie ```hw_server```, daca o sa functioneze o sa apare cv gen
+În terminalul din VSCode, scrie ```hw_server```. 
+Dacă o să funcționeze, o să apară un output sub următorul format:
 ```
 ****** Xilinx hw_server v2022.1
  **** Build date : Apr 18 2022 at 16:10:30
@@ -101,4 +112,4 @@ INFO: Use Ctrl-C to exit hw_server application
 
 INFO: To connect to this hw_server instance use url: TCP:ba86b6047b8c:3121
 ```
-Copiati ce este intre TCP: si :3121 si folositi-l ca 'url' la conexiune remote
+Copiază ce este între `TCP:` și `:3121` și folosește-l ca 'url' la conexiunea remote.

chapters/guides/docker/windows/README.md

@@ -68,7 +68,7 @@ git clone https://github.com/cs-pub-ro/computer-architecture.git
 ## Rulare
 
 ### Porniți XLaunch
-1. Deschideți XLaunch (Desktop sau Start Menu)
+1. Deschideți XLaunch (Desktop sau Start Menu) 
 
 2. Selectați opțiunile pentru Disaply și apăsați butonul "Next".
 

chapters/intro/soc/slides/.gitignore

@@ -1,3 +1,3 @@
-/slides.md
+/slides.md 
 /_site/
 /media/

chapters/intro/soc/slides/content.md

@@ -5,7 +5,7 @@
 
 ----
 
-![Model structural calculator numeric](media/mscn.png)
+![Model structural calculator numeric](media/mscn.png) 
 
 ----
 

chapters/intro/soc/slides/intro.md

@@ -21,7 +21,7 @@
 2. Reprezentarea și prelucrarea informației
 3. Memorii
 4. UAL
-5. Arhitectura Calculatorului Didactic
+5. Arhitectura Calculatorului Didactic 
 6. Limbaje de asamblare
 7. Subsistem intrare/ieșire
 8. Întreruperi

chapters/rules/rules.md

@@ -18,6 +18,6 @@
 
 ## Refacerea laboratorului
 - Punctajul pentru laborator poate fi obținut printr-una din aceste metode:
- - se păstrează punctajul complet din anii precedenți (dacă respectă condiția de intrare în examen).
+ - se păstrează punctajul complet din anii precedenți (dacă respectă condiția de intrare în examen). 
  - se reface în totalitate (activitate laborator + teme + teste + colocviu).
-- Refacerea poate fi făcută în orice interval orar, păstrat până la sfârșitul semestrului, în limita locurilor disponibiledupă anunțarea asistentului prin e-mail.
+- Refacerea poate fi făcută în orice interval orar, păstrat până la sfârșitul semestrului, în limita locurilor disponibile după anunțarea asistentului prin e-mail.

chapters/sequential-circuits/intro/reading/README.md

@@ -4,7 +4,7 @@ Spre deosebire de circuitele logice combinaționale, cele secvențiale (eng: _se
 
 Logica secvențială poate fi de două tipuri: **sincronă** și asincronă. În primul caz, cel cu care vom lucra și la laborator, este folosit un semnal de ceas care comandă elementul/elementele de memorare, acestea schimbându-și starea doar la impulsurile de ceas. În al doilea caz, ieșirile se modifică atunci când se modifică și intrările, neexistând un semnal de ceas pentru elementele de memorare. Circuitele secvențiale asincrone sunt mai greu de proiectat deoarece pot apărea probleme de sincronizare. Din această cauză ele sunt folosite mai rar. 
 
-În continuare ne vom referi doar la circuitele secvențiale sincrone.
+În continuare ne vom referi doar la circuitele secvențiale sincrone. 
 
 <div align="center">
 

chapters/team/team.md

@@ -23,7 +23,7 @@
 | Nume | E-mail | Github |
 |-|-|-|
 |ing. Teodor Dicu|[email protected] |DTeodor-Alexaandru|
-|ing. Cătălin Ștefan Rucăreanu|[email protected]|catalin-rucareanu2001|
+|ing. Cătălin-Ștefan Rucăreanu|[email protected]|catalin-rucareanu2001| 
 |ing. Ionuț Pascal|[email protected]|pascalionut|
 |ing. Tiberiu Gingu|[email protected]|TiberiuGingu|
 

chapters/template-chapter/template-topic/slides/.gitignore

@@ -1,3 +1,3 @@
-/slides.md
+/slides.md 
 /_site/
 /media/

chapters/verilog/basic/drills/README.md

@@ -15,7 +15,7 @@
  Soluția se află în repo-ul materiei [GitHub](https://github.com/cs-pub-ro/computer-architecture/tree/main/chapters/verilog/basic/drills/tasks/adder_6bits). Încărcați programul pe FPGA (```make vivado```), urmărind ghidul.
 
 ## 4. **Comparator** pe un bit.
- Acesta are două intrări și 3 ieșiri (pentru mai mic, egal și mai mare). Soluția se află în repo-ul materiei [GitHub](https://github.com/cs-pub-ro/computer-architecture/tree/main/chapters/verilog/basic/drills/tasks/comparator). Simulați și încărcați pe FPGA.
+ Acesta are două intrări și 3 ieșiri (pentru mai mic, egal și mai mare). Soluția se află în repo-ul materiei [GitHub](https://github.com/cs-pub-ro/computer-architecture/tree/main/chapters/verilog/basic/drills/tasks/comparator). Simulați și încărcați pe FPGA. 
 
 ## Test
  Aveți următorul tabel de adevăr:
@@ -31,4 +31,4 @@
  | 1 | 1 | 0 | 1 |
  | 1 | 1 | 1 | 0 |
 
- Intrările sun `a`, `b`, `c` iar ieșirea este `f`. Implementați modulul verilog este definit de acest tabel de adevăr.
+ Intrările sunt `a`, `b`, `c` iar ieșirea este `f`. Implementați modulul verilog este definit de acest tabel de adevăr.

chapters/verilog/basic/drills/tasks/adder_4bits/Makefile

@@ -9,7 +9,7 @@ run: build_project/build.xpr
  vivado -mode batch -source tcl_files/run.tcl
 
 simulation: build_project/build.xpr
- vivado -mode batch -source tcl_files/simulation.tcl
+ vivado -mode batch -source tcl_files/simulation.tcl 
 
 clean:
  rm -rf vivado*

chapters/verilog/basic/drills/tasks/adder_4bits/adder_4bits.v

@@ -6,7 +6,7 @@ module adder_4bits(
  input wire i_w_cin
 );
 
- //TODO 1.1: Implement with 4 full-adders
+ //TODO 1.1: Implement with 4 full-adders 
  wire [3:0] l_w_carry;
  fulladder l_m_fulladder_0 ( .o_w_s(o_w_s[0]), .o_w_cout(l_w_carry[0]), .i_w_a(i_w_a[0]), .i_w_b(i_w_b[0]), .i_w_cin(i_w_cin) );
  fulladder l_m_fulladder_1 ( .o_w_s(o_w_s[1]), .o_w_cout(l_w_carry[1]), .i_w_a(i_w_a[1]), .i_w_b(i_w_b[1]), .i_w_cin(l_w_carry[0]) );

chapters/verilog/basic/drills/tasks/adder_4bits/adder_4bits.xdc

@@ -9,7 +9,7 @@
 
 
 ##Switches
-set_property -dict { PACKAGE_PIN J15 IOSTANDARD LVCMOS33 } [get_ports { i_w_a[0] }]; #IO_L24N_T3_RS0_15 Sch=sw[0]
+set_property -dict { PACKAGE_PIN J15 IOSTANDARD LVCMOS33 } [get_ports { i_w_a[0] }]; #IO_L24N_T3_RS0_15 Sch=sw[0] 
 set_property -dict { PACKAGE_PIN L16 IOSTANDARD LVCMOS33 } [get_ports { i_w_a[1] }]; #IO_L3N_T0_DQS_EMCCLK_14 Sch=sw[1]
 set_property -dict { PACKAGE_PIN M13 IOSTANDARD LVCMOS33 } [get_ports { i_w_a[2] }]; #IO_L6N_T0_D08_VREF_14 Sch=sw[2]
 set_property -dict { PACKAGE_PIN R15 IOSTANDARD LVCMOS33 } [get_ports { i_w_a[3] }]; #IO_L13N_T2_MRCC_14 Sch=sw[3]

chapters/verilog/basic/drills/tasks/adder_4bits/tcl_files/build.tcl

@@ -3,6 +3,6 @@ import_files -force -fileset sources_1 -norecurse ../fulladder/fulladder.v ../fu
 import_files -force -fileset sim_1 -norecurse test_adder_4bits.v
 import_files -force -fileset constrs_1 -norecurse adder_4bits.xdc
 set_property top adder_4bits [get_fileset sources_1]
-set_property top test_adder_4bits [get_fileset sim_1]
+set_property top test_adder_4bits [get_fileset sim_1] 
 update_compile_order -fileset sources_1
 update_compile_order -fileset sim_1

chapters/verilog/basic/drills/tasks/adder_4bits/tcl_files/run.tcl

@@ -1,2 +1,2 @@
 open_project build_project/build.xpr
-launch_simulation
+launch_simulation 

chapters/verilog/basic/drills/tasks/adder_4bits/tcl_files/simulation.tcl

@@ -1,3 +1,3 @@
 open_project build_project/build.xpr
 start_gui
-launch_simulation
+launch_simulation 

chapters/verilog/basic/drills/tasks/adder_4bits/test_adder_4bits.v

@@ -35,7 +35,7 @@ module test_adder_4bits;
  "l_r_a=%0d, ", l_r_a,
  "l_r_b=%0d, ", l_r_b,
  "l_r_cin=%0d, ", l_r_cin
- );
+ ); 
 
  l_r_a = 0;
  l_r_b = 0;

chapters/verilog/basic/drills/tasks/adder_6bits/Makefile

@@ -12,6 +12,6 @@ simulation: build_project/build.xpr
  vivado -mode batch -source tcl_files/simulation.tcl
 
 clean:
- rm -rf vivado*
+ rm -rf vivado* 
  rm -rf build_project
  rm -rf .Xil

chapters/verilog/basic/drills/tasks/adder_6bits/adder_6bits.v

@@ -4,7 +4,7 @@ module adder_6bits(
  input wire [5:0] i_w_b
 );
 
- //TODO 3.1: Implement using 
+ //TODO 3.1: Implement using  
  wire [1:0] l_w_carry;
  adder_4bits l_m_adder_4bits ( .o_w_s(o_w_s[3:0]), .o_w_cout(l_w_carry[0]), .i_w_a(i_w_a[3:0]), .i_w_b(i_w_b[3:0]), .i_w_cin(1'b0) );
  fulladder l_m_fulladder_0 ( .o_w_s(o_w_s[4]), .o_w_cout(l_w_carry[1]), .i_w_a(i_w_a[4]), .i_w_b(i_w_b[4]), .i_w_cin(l_w_carry[0]) );

chapters/verilog/basic/drills/tasks/adder_6bits/adder_6bits.xdc

@@ -9,7 +9,7 @@
 
 
 ##Switches
-set_property -dict { PACKAGE_PIN J15 IOSTANDARD LVCMOS33 } [get_ports { i_w_a[0] }]; #IO_L24N_T3_RS0_15 Sch=sw[0]
+set_property -dict { PACKAGE_PIN J15 IOSTANDARD LVCMOS33 } [get_ports { i_w_a[0] }]; #IO_L24N_T3_RS0_15 Sch=sw[0] 
 set_property -dict { PACKAGE_PIN L16 IOSTANDARD LVCMOS33 } [get_ports { i_w_a[1] }]; #IO_L3N_T0_DQS_EMCCLK_14 Sch=sw[1]
 set_property -dict { PACKAGE_PIN M13 IOSTANDARD LVCMOS33 } [get_ports { i_w_a[2] }]; #IO_L6N_T0_D08_VREF_14 Sch=sw[2]
 set_property -dict { PACKAGE_PIN R15 IOSTANDARD LVCMOS33 } [get_ports { i_w_a[3] }]; #IO_L13N_T2_MRCC_14 Sch=sw[3]

chapters/verilog/basic/drills/tasks/adder_6bits/tcl_files/build.tcl

@@ -5,4 +5,4 @@ import_files -force -fileset constrs_1 -norecurse adder_6bits.xdc
 set_property top adder_6bits [get_fileset sources_1]
 set_property top test_adder_6bits [get_fileset sim_1]
 update_compile_order -fileset sources_1
-update_compile_order -fileset sim_1
+update_compile_order -fileset sim_1 

chapters/verilog/basic/drills/tasks/adder_6bits/tcl_files/run.tcl

@@ -1,2 +1,2 @@
 open_project build_project/build.xpr
-launch_simulation
+launch_simulation 

chapters/verilog/basic/drills/tasks/adder_6bits/tcl_files/simulation.tcl

@@ -1,3 +1,3 @@
 open_project build_project/build.xpr
 start_gui
-launch_simulation
+launch_simulation 

chapters/verilog/basic/drills/tasks/adder_6bits/test_adder_6bits.v

@@ -11,7 +11,7 @@ module test_adder_6bits;
  integer i,j,k;
 
  //Module initialization
- adder_6bits l_m_adder_6bits(
+ adder_6bits l_m_adder_6bits( 
  .o_w_s(l_w_s),
  .i_w_a(l_r_a),
  .i_w_b(l_r_b)

chapters/verilog/basic/drills/tasks/comparator/Makefile

@@ -11,7 +11,7 @@ run: build_project/build.xpr
 simulation: build_project/build.xpr
  vivado -mode batch -source tcl_files/simulation.tcl
 
-clean:
+clean: 
  rm -rf vivado*
  rm -rf build_project
  rm -rf .Xil

chapters/verilog/basic/drills/tasks/comparator/comparator.v

@@ -6,7 +6,7 @@ module comparator(
  input wire i_w_b
 );
 
- //TODO 4.1: Implement
+ //TODO 4.1: Implement 
  wire l_w_nota, l_w_notb;
  not (l_w_nota, i_w_a);
  not (l_w_notb, i_w_b);