fix: add link to github solutions (#16)

cs-pub-ro · Oct 14, 2024 · ea230bf · ea230bf
1 parent 4f14cc4
commit ea230bf
Show file tree

Hide file tree

Showing 6 changed files with 13 additions and 1 deletion.
diff --git a/chapters/verilog/behavioral/drills/README.md b/chapters/verilog/behavioral/drills/README.md
@@ -12,7 +12,8 @@ De exemplu, dacă dorim să afișăm cifra 6, ieșirea noastră va avea valoarea
 
 Pentru mai multe detalii asupra acestui tip de modul, consultați pagina de [Wiki](https://en.wikipedia.org/wiki/Seven-segment_display).
 
-Pentru implementarea exercițiilor se vor utiliza scheletele de cod din arhiva laboratorului. Scheletele de cod conține deja un proiect Xilinx ISE, iar unele din ele și un modul de testare. Urmăriți cerința și zonele marcate cu TODO.
+ Soluția se află în repo-ul materiei [GitHub](https://github.com/cs-pub-ro/computer-architecture/tree/main/chapters/verilog/behavioral/drills/tasks). 
+
 
  - **(4p)** Implementați și simulați un **multiplicator pe 4 biți** fără a folosi operatorul * (înmulțire).
  - _Hint_: Folosiți convenția Verilog pentru interfața modulului. Câți biți are ieșirea? 

diff --git a/chapters/verilog/debouncer/drills/README.md b/chapters/verilog/debouncer/drills/README.md
@@ -1,5 +1,8 @@
 # Practice: Debouncer
 
+
+ Soluția se află în repo-ul materiei [GitHub](https://github.com/cs-pub-ro/computer-architecture/tree/main/chapters/verilog/operators/drills/tasks). 
+
  - Se dorește proiectarea unui automat finit capabil să recunoască secvențe de tip "ba". Automatul primește la intrare în mod continuu caractere codificate printr-un semnal de un bit (caracterele posibile sunt "a" și "b"). Ieșirea automatului va consta dintr-un semnal care va fi activat (valoarea 1) atunci când la intrare am avut prezent un șir care se potrivește cu tiparul de căutare.
  - Implementați automatul în Verilog.
  * _Hint_: Realizați pe hârtie schema automatului de stări, pentru a o folosi ulterior ca referință. 

diff --git a/chapters/verilog/memory/drills/README.md b/chapters/verilog/memory/drills/README.md
@@ -1,5 +1,7 @@
 # Practice: Memory
 
+ Soluția se află în repo-ul materiei [GitHub](https://github.com/cs-pub-ro/computer-architecture/tree/main/chapters/verilog/memory/drills/tasks). 
+
  - Implementați modulul register pornind de la declarația din fișierul register.v. Semnalele oe și we reprezintă Output Enable, respectiv Write Enable.
 oe controlează ieșirea registrului. Când oe este high ieșirea este activă având valoarea memorată de registru. Când oe este low ieșirea va fi 0. Acest semnal trebuie să fie asincron: modificarea lui va avea efect imediat asupra ieșirii și nu se va aștepta tranziția semnalului de ceas.
 we controlează scrierea în registru. Când we este high registrul va memora valoarea aflată în semnalul de intrare. Când we este low valoarea registrului nu se va modifica, ignorând practic semnalul de intrare. Acest semnal trebuie să fie sincron: modificarea valorii memorate de registru se face doar în momentul tranziției semnalului de ceas.

diff --git a/chapters/verilog/operators/drills/README.md b/chapters/verilog/operators/drills/README.md
@@ -1,5 +1,7 @@
 # Practice: Operators
 
+ Soluția se află în repo-ul materiei [GitHub](https://github.com/cs-pub-ro/computer-architecture/tree/main/chapters/verilog/operators/drills/tasks). 
+
  - Implementați și simulați un comparator pe 4 biți. Acesta are două intrări și 3 ieșiri (pentru mai mic, egal și mai mare).
 Hint: Unei variabile îi poate fi atribuită valoarea unei expresii logice.
 Hint: Considerând experiența exercițiului 2, există vreo posibilitate să parametrizați comparatorul?

diff --git a/chapters/verilog/parameters/drills/README.md b/chapters/verilog/parameters/drills/README.md
@@ -1,5 +1,7 @@
 # Practice: Parameters
 
+ Soluția se află în repo-ul materiei [GitHub](https://github.com/cs-pub-ro/computer-architecture/tree/main/chapters/verilog/parameters/drills/tasks/adder). 
+
  - Implementați și simulați un sumator parametrizat pe n biți, cu două intrări și o ieșire. Parametrizarea se va efectua asupra dimensiunii variabilelor.
 Hint: De câți parametri este nevoie? Observați dependența între dimensiunea variabilelor de intrare și cea de ieșire.
 Hint: Luând exemplul modulului de test implementat la exercițiul 1, instanțiați un sumator pe 6 biți și adăugați stimuli corespunzători pentru a-i testa întreaga plajă de valori.
diff --git a/chapters/verilog/testing/drills/README.md b/chapters/verilog/testing/drills/README.md
@@ -1,5 +1,7 @@
 # Practice: Testing simulation
 
+ Soluția se află în repo-ul materiei [GitHub](https://github.com/cs-pub-ro/computer-architecture/tree/main/chapters/verilog/testing/drills/tasks/adder_4bits). 
+
  - Sumatorul pe 4 biți. Testare.
  - Implementați și simulați un sumator pe 4 biți, cu două intrări și o ieșire.
 Hint: Utilizați atribuirea continuă pentru implementare.